Jürgen Friedrich, KurtzErsa Im Förderprojekt Prozessoptimierung beim Selektivlöten für Anwendungen in der Leistungselektronik wurden die Einflussparameter beim Selektivlöten auf die Qualität der Lötverbindungen in Abhängigkeit von der Kupferschichtdicke, dem Leiterplattenlayout und de
Dr.-Ing. Heinz Wohlrabe, TU Dresden Voids, die blasenförmigen Einschlüsse in Lötstellen, entstehen durch Wechselwirkungen zwischen Leiterplattenoberfläche, Bauteilmetallisierung, Lotpaste und Prozessführung. Welche Zusammenhänge gibt es zwischen Einflussgrößen und Zielgrößen und w
Helge Schimanski, Fraunhofer ISIT Im Rahmen des Forschungsvorhabens IGF-Vorhaben Nr.: 17941 N/1 / DVS-Nr.: 10.076 wurde untersucht, wie auf verfahrenstechnischem Weg der Lötprozess beim Einsatz mikro- und niedrig- silberlegierter Lote in der Fertigung elektronischer Baugruppen sichere
Werner Fink, BFE Im Projekt R1 hat der BFE die Ermüdungsfestigkeit bleifreier Lötstellen an zweipoligen Bauteilen unter Temperaturwechselbelastung untersucht. R1 hat zwei interessante Ergebnisse geliefert: Erstens: Das Leiterplattendesign hat den größten Einfluss auf die Zuverlässigke
von Michael Jeremias, EADS Deutschland Die IPC 9701 liefert die zulässigen Prozentsätze des Fehlerrisikos von Lötverbindungen. Für die kommerzielle Luftfahrt liegt der Wert mit 0,001% an der untersten Grenze. Zudem legt diese Richtlinie die Vorgaben für die bleifreien Lote, die Beding
Dr.-Ing. Gundolf Reichelt, BFE Die Ergebnisse des Lötprojektes W5 sind dokumentiert. Das Augenmerk liegt auf der Zuverlässigkeit verschiedener Kombinationen zwischen Leiterplattenoberfläche und Lotlegierung bei verschiedenen Bauteileformen. Nach den durchgeführten Zykelversuchen wurde
Christoph Meldner, Kieback & Peter Im Rahmen des BFE-Lötprojektes W5 wurden die Scherkräfte an einem 1206‐SMD‐Chip und einem Minimelf-Bauteil auf einer Leiterplatte mit den Basismaterialien FR4 und CEM1 gemessen. Die tabellarisch erfassten Ergebnisse der Scherfestigkeitstests wurd