Helge Schimanski, Fraunhofer ISIT
Im Rahmen des Forschungsvorhabens IGF-Vorhaben Nr.: 17941 N/1 / DVS-Nr.: 10.076 wurde untersucht, wie auf verfahrenstechnischem Weg der Lötprozess beim Einsatz mikro- und niedrig- silberlegierter Lote in der Fertigung elektronischer Baugruppen sicherer gestaltet werden kann. Analysiert wurde die Auswirkung von Leiterplattenoberflächen und -alterung auf das Lötverhalten von mikro- und niedrig-silberlegierten Loten in Abhängigkeit des Lötprofils.
Der Beitrag gibt einen Überblick über die Projektziele und die Ergebnisse und verlinkt zum Schlussbericht des Projektes.
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