Jürgen Friedrich, KurtzErsa
Im Förderprojekt Prozessoptimierung beim Selektivlöten für Anwendungen in der Leistungselektronik wurden die Einflussparameter beim Selektivlöten auf die Qualität der Lötverbindungen in Abhängigkeit von der Kupferschichtdicke, dem Leiterplattenlayout und der Bauteilkonfiguration untersucht (IGF-Vorhaben Nr.: 16.174 N / DVS-Nr.: 10.056).
Um gute Lötergebnisse zu erzielen, ohne die Leiterplatte zu schädigen, ist das Augenmerk auf das Leiterplattenlayout zu richten. Über die Anbindung der Anschlüsse an Wärmefallen und das zusätzliche Anbringen von Thermo Vias lassen sich die Lötergebnisse erheblich verbessern und typische Fehlerbilder wie mangelhafter Lodurchstieg, Brückenbildung und abgelötete SMD-Bauteile vermeiden.
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